NAND flash memory

1. Flash Memory의 발전과 현재

Read only memories (ROM) ->  초기형, 주로 비디오 게임 칩, 공정중에 정보 입력되어 이후 프로그램 불가능  

Erasable Programmable ROM (EPROM) -> floating gate에 전하를 저장하여 정보를 저장, 전기적으로 쓰기만 가능하고 지우기는 UV를 통해서 전자를 탈출시킴

Electrically Erasable Programmable ROM (EEPROM) -> floating gate에 전하를 저장하여 정보를 저장, 전기적으로 쓰고 지우기 가능, 고전압으로 Fowler-Nordheim 터널링을 통해 전기적 정보 삭제

Flash Memory -> Fujio Mausoka가 제안, floating gate 트랜지스터를 BL 단위로 지움.

 

 

2. Floating gate memory의 프로그램, 지우기

Floating gate는 MOSFET구조에 위에 하나의 트랜지스터 (혹은 게이트)를 더한 구조이다. 위에서부터 Control gate, Blocking oxide, Floating gate, Tunnel oxide, Substrate로서 MOMOS구조를 가진다. 이때 강한 전압을 가하여 기판에서 플로팅 게이트로의 전자 이동을 만들고 이는 Fowler-Nordheim 터널링에 의해 이루어진다.

 

플로팅 게이트가 전자를 보유하게 되면 VT가 더 커지게 되고, 전자를 잃으면 VT가 작아진다. 전자를 보유한 상태를 프로그램 되었다고 하고 이때 읽기 모드를 통해 신호를 받으면 전자를 보유하지 않은 것보다 전류가 안흐르거나 거의 없다. 이를 통해 정보를 저장한다. 

 

Erase state

초기 값에서 플로팅 게이트에서 기판쪽으로 Fowler-Nordheim 터널링을 유도하면 전자가 탈출하여 floating gate는 +로 하전되고 VT는 감소한다. 이때 읽기 모드에서 커런트가 흐르므로 1이 된다. 

 

Program state

초기 값에서 기판에서 플로팅 게이트쪽으로 Fowler-Nordheim 터널링을 유도하면 전자가 들어와서 floating gate는 -로 하전되고 VT는 증가한다. 이때 읽기 모드에서 커런트가 흐르지 않으므로 0이 된다.

 

언듯 보면 program 된게 1이라 생각할 수 있지만 사실 erase된게 1이므로 이것을 주의해야 한다. 

 

3. Floating gate의 모델과 Vt의 shift이론 

플로팅 게이트에 전하가 축척됨에 따라 VT가 변화하는 것은 이전 MOSFET이론에서 그대로 이해할수 있다. MOSFET에서 VT는 ox안에 전하량의 절대값을 (inversion 경우에 발생하므로) Cox로 나눈값에 표면전하 항(2fp)과 플랫밴드 포텐셜을 더한 값에 해당되는데 즉 Q가 커질수록 Vt는 늘어난다. 

Floating gate에서는 MOS구조가 MOMOS구조로 바뀌었다고 생각하면 되고 다른 변수를 (표면결함전하) 제외한다면 플로팅 게이트에 해당되는 전하를 포함하는 항을 추가시키면 된다. 그렇다면 2. Floating gate memory의 프로그램, 지우기에서 I-V커브가 변화하는 것을 설명 가능하다. 

MOSFET과 마찬가지로 플로팅게이트에 대한 등가회로를 그려보자면 다음과 같다. 모스펫 구조에선 게이트 구조가 하나기에 상대적으로 간단하지만 플로팅 게이트에선 Cg와 Ck를 포함해서 4개의 등가 커패시턴스를 가진다. 이를 정리하여 VFG에 대한 식으로 정리하면 위와 같을 것이다. 

이때 QFG가 0이라는 상황 아래에서 VFG'를 정의해서 VFG가 같다는 항과 Vg의 계면 전압이 존재하지 않는다는 전제 하에 식을 정리해보면 VFG는 VCG와 같아지고 이때 VFG와 VCG'의 관계를 정의할 수 있다. 

이 빨간색 창 안에 있는 Ck/Ct로 정의하고 이것이 alpha CG를 coupling ratio 라고 말한다. 이는 VCG가 얼마나 효율적으로 내부의 VFG를 변화 시키는지에 대한 정보를 제공한다. 

 

이 coupling ratio를 구하려면 어떻게 해야할까. 가장 간단하게 생각하면 이미 알고있는 MOSFET구조를 가지고 와서 이를 비교하면 된다. 일반 MOSFET은 플로팅 게이트가 존재하지 않고 덕분에 VFG항도 존재할수 없기 때문에 가장 적절하다. 이를 Dummy cell이라고 한다. 

이러한 더미셀은 플로팅게이트가 존재하지 않기 때문에 Ck만 존재할 것이고 VFG는 VG. 즉 가해지는 전압이 그대로 VFG로 직행한다. 여기서 커플링 상수는 VFG/VCG로 정의하기에 alpha CG는 VG/VCG이다. 

coupling ratio은 더미셀의 전압 변화와 플로팅 게이트의 전압 변화를 그저 비교하면 된다. 실제 MOS와 MOMOS구조에서 I-V구조를 비교해보자면 위와 같은데 이로부터 커플링 상수는 0.83으로 나온다. 

 

게이트에 전압을 가하는 것 말고도 드레인 방향의 VD에 의한 영향도 분명 존재한다. 이를 새로운 커플링 상수 alpha D를 정의하면 마찬가지로 VFG에 대한 식으로 구할수 있다. 이는 VD에 대한 VFG의 내부 전압의 변화 정도를 나타낼 것이다.

위 그래프의 점선과 실선의 차이로부터 이를 유도하면 alpha D를 구할 수 있고 위에서 그 값은 0.12이다. 

 

 

 

4. Floating gate memory의 메커니즘

 

Floating gate memory에서 전하 이동은 어떤 방법이든 터널링에 의존하는데 자세히 크게 2가지 메커니즘에 의해 지배된다. 하나는 이미 이야기 한 Fowler-Nordheim 터널링과 하나는 channel hot electron이다. 

 

 

3.1 Fowler-Nordheim 터널링

 

플로팅 게이트의 작동을 밴드구조에서 바라보면 다음과 같다. 강한 전압은 컨덕션 밴드가 충분히 높아지고 기울여져서 전자가 터널링 하는 현상이다. 이를 강한 전계에 대한 터널링으로 이해할 수 있고 Fowler-Nordheim 터널링이라고 한다. 일반적으로 산화막 두께가 8~10 nm, 플로팅 게이트 전압은 16~20 V일 때 발생한다. 

 

일반적인 반도체도 터널링을 할 수 있지만 산화물의 두께가 얇아서 발생하는 일반 터널링과 달린 Fowler-Nordheim 터널링은 전자가 강한 전계를 받아 투과하는 메커니즘이다. 그렇기에 상대적으로 두꺼운 산화물을 투과할 수 있고 대신 강한 전계가 필수적이다. 

F-N 터널링은 전계의 크기에 민감하게 증가한다. 당연히 전압이 증가할수록 커지고 위와같은 전류밀도 식으로 정리된다. 이때 B 상수에 의해 전체 값이 크게 좌우하는데 계면에서 일함수 차이가 중요하게 작용한다. 예를들어 SIO2/Si의 계면에서 전자와 홀이 터널링 하는 경우를 생각하면 전자의 barrier가 홀에 비해 작기에 터널링이 더 많이 일어난다. 이 때문에 주로 e를 터널링 시킨다. 

이런 터널링이 E field에 의존하는 F-N 터널링인지 확인 하는 방법은 로그를 취해서 B에 대한 선형성을 확인하는 방법이 있다. 

이러한 F-N 터널링을 통한 전류는 매우 작고 시간이 오래걸리지만 대신 전계에 의한 수직적인 이끌림인 만큼 프로그래밍 효율은 매우 높고 (거의 100%) 안정성이 높다. 

 

 

3.2 Channel Hot Electron

채널을 따라 흐르던 전자 중 일부가 충분한 에너지를 얻어 게이트 산화막을 뚫고 플로팅 게이트로 주입되는 현상으로 이러한 전자들을 lucky electrons이라고 한다. 이는 직접 전계에 의한 터널링은 아니지만 충분한 KE를 가진 전자가 산화막을 넘어 이동하는 현상으로