NAND flash operation 2

1. Multi-level cell (MLC) 

일반적으로 floating Tr는 0혹은 1의 정보를 저장하는 옵션이 있지만 집적도가 높아지면서 Tr 1개에 그 이상의 비트를 저장하는 MLC라는 기술이 개발되기 시작하였다. 일반적으로 1biit를 저장하는 메커니즘을 SLC, 2bit를 MLC, 3bit를 TLC라고 한다. 

 

SLC면 전압을 통해 e를 저장하는 방식으로 Vt를 변화시켜 0과 1의 2가지의 선택지를 만들지만 MLC의 경우에는 00, 01, 10, 11의 4가지를 저장할 수 있다. 이는 각각 10진법으로 0, 1, 2, 3에 상응한다. 이때 Vt 선택지가 늘어난 만큼 전압이 잘못 측정될 수 있는데 그럴 경우 01이 저장되지만 어떠한 이유로 00으로 Vt가 밀려서 측정될수 있는 것이다. 

 

이 때문에 Hamming distance라는 개념이 존재한다. 인접한 두 비트의 차이나는 정도를 Hamming distance로 정의하는데 예를 들어 11과 00은 Hamming distance가 2가 된다. 이러한 이유 때문에 11, 01, 00, 10같은 다소 특이한 방식으로 배치된다. 

 

이러한 MLC를 사용하기 위해서는 전압을 측정하는 방식과 전류를 측정하는 방식이 있는데 당연하게도 전압을 사용하는 방식이 더 신뢰성이 높다. 전류는 MOSFET의 공식에 따라 지수함수로 증가하기에 각 Memory state간의 간격이 다르다. 하지만 전압은 같은 전류에서 Vt간 거리가 동일하기에 오류를 더 적게 만든다. 

 

 

 

2. Incremental Step Pulse Programming (ISPP) method

우리가 플래시에 정보를 저장할때는 전압을 가하여 e를 주입하거나 빼는 방식으로 0과 1의 정보를 넣는다. 그런데 실제 소자는 전압을 걸고 전자가 이동하는데 일정 시간이 걸린다. 또한 들어간 전자에 Vt가 비례하기에 전압이 걸리고 시간이 지나면 Vt는 같이 증가한다. 

 

다만 여기서 문제가 있는데 전압이 높아질수록, 시간이 길어질수록 Vt는 늘어난다. 가능한 빠른 속도로 저장하려면 높은 전압을 가해야 하고 적절한 Vt를 위해 적절한 시간동안만 가해야 하는 어려움이 있다. 

 

 

그렇기에 실제로 1회의 전압 펄스로 원하는 Vt를 만들어 내긴 불가능 하다.  그렇기에 Incremental Step Pulse Programming (ISPP)라는 전압을 쪼개서 펄스를 만들고 이를 계속 조정하며 Vt를 만드는 방법을 사용한다.  

 

 

ISPP를 사용하면 over-programming를 줄이고 정확한 Vt를 만들어낼 수 있다. 다만 펄스를 지속해서 가하는 만큼 오히려 시간이 더 걸릴 수 있고 erase 모드에서는 전자를 완전하게 제거하지 못한다는 단점이 있다. 

 

 

 

3. Flash reliability (발생 가능한 오차)

flash 메모리의 오류에는 2가지 종류가 있는데 

1) hard error -> 트랜지스터가 망가짐, Vt가 고정되버림, endurance issue 즉 수명을 다함

2) soft error -> Vt가 의도치 않게 변함, retention or distrub issue 즉 일시적인 오류

 

3.1. Endurance Issue

Endurance는 메모리 셀이 망가지기 전까지 얼마나 많은 횟수를 저장하고 지울수 있는지의 정도이다. 

 

일반적으로 메모리 셀은 oxide에 터널링을 가하는데 P/E 횟수 늘어나면 -> defect의 수도 증가하고 -> 결국 전자를 잡아두는 trap의 수도 증가하여 결국 메모리 셀의 degradation이 발생한다. 이는 사실상 메모리셀의 수명이다. 

 

 

3.2. Retention Issue

retention은 메모리셀에 저장된 전하가 얼마나 오랜시간동안 유지되는가에 대한 정도이다. 시간이 지나며 이러한 charge leakage가 발생하면 Vt가 바뀌는데 그렇다면 정보를 저장해두고 시간이 지나면 정보가 바뀌어 버리는 문제가 생긴다. 

 

1. 온도에 의한 터널링

이러한 Retention issue에는 내재적 원인과 외인적 원인이 존재한다. 우선 내재적 원인은 자체적으로 전자가 소자의 1. 열에너지를 받아 터널링을 일으키는 것이다. 온도가 높아짐에 따라 터널링의 확률은 증가하고 시간이 지남에 따라 플로팅 게이트 안에 전자는 손실된다.  

 

2. Charge de-trapping

다른 요인에는 P/E 사이클 후 산화막에 임시적으로 포획되었던 전자들이 다시 탈출하며 발생하는 문제가 있다. 이렇게 전자가 다시 기판으로 탈출하면 Vt가 -로 shift하고 전체적으로 오류를 생성할 수 있다.

 

 

3. Trap-Assisted Tunneling

마지막 요인은 마찬가지로 산화물의 결함에서 발생하는 현상이다. P/E 사이클이 반복되면 Endurence에서 이미 보았듯 산화물에 결함이 증가하고 이는 trap site가 되어 자체적으로 터널링이 쉽게 될 수 있도록 한다. 

이를 Stress-Induced Leakage Current (SILC)라고 하고 SILC가 발생하면 방향 상관없이 자발적으로 전자가 누출된다. 

 

 

결과적으로 de-trapping과 Trap-Assisted Tunneling에 의한 SILC로 Vt 분포는 시간이 지남에 따라 변하고 de trapping은 주로 - shift를 SILC는 방향 상관없이 누출된 분포를 만든다. 

 

3.3. Disturb Issue

disturb는 플래시 메모리가 프로그램하고 읽는 과정에서 의도치 않게 다른 셀에게 전기장을 가해 Vt가 변화하는 현상을 말한다. 셀을 프로그램할때 주로 Vpass에 전자가 이동할 전압을 제공하기 위해 주로 10V를 가하여 F-N터널링은 일어나지 않지만 전자는 통하게 만들지만, 사실상 10V 높은 전압이기에 아주 작은양의 터널링이계속해서 발생한다.

 

V pass가 이런 disturb 터널링를 억제할만큼 작으면 동일한 Wl를 공유하는 다른 셀들을 차단하는게 불가능해지고 Vpass가 커지면 이러한 disturb 터널링이 더 커지게 된다. 결국 이는 trade off 관계이다. 

 

 

 

이러한 disturb는 프로그램과 지우기 과정 모두에서 발생한다. 일반적으로는 Vt가 증가하는 방식으로 나타나며 반복적인 읽기 모드에서 더욱 심해진다. 

 

 

 

4. Flash memory의 Scaling challenges

 

 

Flash 메모리가 점차 발전하고 크기가 작아짐에 따라 여러가지 문제점이 생기기 시작했다. 일반적으로 공정상의 Tr의 크기를 줄이기 어려워진 점과 유사하게 그 작은 크기 때문에 주로 문제점이 생기는데. 

 

주로 1) 셀-셀 상호작용, 2) 셀 내부 전자수 부족이 크게 주목을 받는다. 

 

1. cell-to-cell interference

 

NAND 구조가 작아짐에 따라 (특히 20nm) 셀과 셀간의 간격과 배선의 크기는 점차 줄어들었고 도선 내에 존재하는 커패시턴스가 크기가 작아짐에 따라 무시하기 어려워졌다. 이러한 셀간의 커플링 커패시턴스는 한 셀이 프로그램될때 옆 셀의 전압을 변동시키고 이 때문에 Vt가 변한다. 

 

cell-to-cell interference 해결책 1 :  floating gate 높이 감소

 

 

두 셀간의 커패시턴스는 C= ε * A/d이므로 길이가 길수록 면적이 작을수록 작아진다. 이미 길이는 줄어들어서 방법이 없으므로 FG가 서로 마주보는 A를 줄이면 감소시킬수 있다. 이는 결국 FG의 높이를 줄이는 방식으로 감소시킬수 있다. 이러한 이유로 Planar CG가 개발된다. 

 

cell-to-cell interference 해결책 2 :  Air Gap 도입

 

C= ε * A/d 이므로 A를 줄이지 않는다면 ε를 줄이는 방법이 있다. 공기는 εr=1로 매우 작기에 커플링 커패시턴스 요소를 획기적으로 줄일 수 있다. 이것을 Air Gap이라고 한다. 

 

 

2. few electrons problem

 

게이트의 물리적 크기가 작아짐에 따라 발생하는 문제는 전자수가 줄어드는 것과 연결된다. 물질 내부에 크기가 작다면 전자를 수용할 물질의 수도 감소하게 된다. 이렇게 되면 전자의 유실양이 같더라도 retention 효율이 더 급격하게 감소한다. 

 

few electrons problem 해결책 1 : charge trap 

 

기존의 floating gate는 주로 ploy Si으로 전도성 매체로서 전자를 보관했다. 이를 대체하여 전도성 매체 대신 구조결함으로 전자를 보관하는 메커니즘을 사용해 부도체인 SiN를 도입했다. 

 

기존의 기술과 charge trap이 가장 다른 점은 erase모드, 즉 전자를 게이트에서 빼낼때 e의 이동에만 의존하지 않는다는 점이다. SiN는 구조결함으로 전자를 보관하는데 홀의 터널링으로 전자를 빼내는 것도 가능하다. 결과적으로 charge gate는 구조적으로 기존에 defect에 의한 전자 손실로부터 자유롭다.  

 

 

5. 3D Flash memory의 발전

 

 

위에서 2D 반도체의 스케일링에 대한 여러 문제를 해결했지만 크기를 줄이는데는 여전히 어려운점이 많다. 한가지의 돌파구는 2D를 넘어서서 3D까지 층을 쌓는 것이다. 이전에는 개념만 존재하는 방법이었지만 현재는 거의 트랜드로서 3D NAND가 주류를 차지한다. (마치 HBM과 비슷한 경향)

 

Shirota, R. (2014). Developments in 3D-NAND Flash technology. In Advances in NonVolatile Memory and Storage Technology

 

이러한 3D NAND에는 채널을 수직으로 쌓는것과 gate를 수직으로 쌓는 방법으로 나뉜다. 각 방법은 이미 많이 시도되었고 현재의 결론에서는 Vertical channel이 gate보다 설계와 제작에서 효율이 더 높다. 

 

0. Vertical gate : intel

 

 

Vertical gate는 intel 사업부에 의해 먼저 시험되었다. 여러 실험적인 시도로 게이트를 설계했으나 효율성의 문제로 개발생산을 중단하였다. 

 

 

 

 

1. Vertical channel : Kioxia

 

Vertical channel은 Bit Cost Scalable (BiCS) Flash로서 키옥시아에서 먼저 제시되고 개발되었다. 구조는 원통형을 쌓아올리는 방식으로 gate all around 형식으로 원통형 게이트가 구성되고 그 안에 SiN (floating gate)그리고 n-type substrate가 존재한다. 

 

BiCS를 제작하기 위해서 먼저 PC(Peripheral Circuit) 형성 이후, 적층된 층 구조 내부에 메모리 홀(memory hole)을 식각한 뒤, 내부에 **희생막(sacrificial film)**을 증착한다. 이후 Top oxide를 생성하고 슬릿 구멍(SG-hole)을 뚫고 나서 희생막을 제거하고 나면 기본 구조가 형성된다. 이후 내부에 메모리 필름층(memory-films)이 증착되고, 마지막으로 실리콘 채널 본체(silicon body)가 증착되어 3D NAND 셀 구조가 완성된다. 

 

 

2. Vertical channel : Samsung

 

 

그 다음에는 삼성이 그 뒤를 따라붙었다. 삼성은 Terabit Cell Array Transistor (TCAT) Flash 로서 구조와구성은 거의 유사하지만 공정 방식에 차이가 존재한다. TCAT은 BiCS와 다르게 Gate Last (게이트 후공정)으로서 스택과 채널 구조 형성 후, 게이트를 나중에 집어넣었다. 덕분에 고성능 게이트 소재를(W)를 사용할수 있고 낮은 저항, 고속 동작 가능의 장점을 얻었다. 

 

 

TCAT을 만들기 위해서  Word Line 방향과 Length 방향을 따라 드라이 에칭을 실시하여 산화막(oxide)과 질화막(nitride) 패턴을 형성하고 채널 공간을 마련한 후 질화막을 습식 식각으로 제거하여 게이트 형성을 위한 빈 공간을 확보한다. 이어서 게이트 유전체와 금속(텅스텐)을 증착하여 폴리실리콘 채널을 감싸는 게이트를 형성하고, 마지막에서는 금속 게이트를 분리하여 각 셀의 게이트를 독립적으로 제어할 수 있는 구조로 만든다. 

 

결과적으로 삼성의 TCAT은 늦게 합류했음에도 BiCS 보다 가격은 비싸고 크기는 조정할수 없지만 더 높은 스택의 수와 낮은 WL의 저항 특성을 가질수 있기에 더 높은 성능과 속도를 얻었다. 또한 구조적으로 floating gate의 면적을 더 확보할 수 있다.