Dynamic Random Access Memory(DRAM)

1. DRAM 기본 원리

 

DRAM의 원리에 대해서는 이미 다룬바가 있다. DRAM의 구조는 1T-1C구조로 주로 불린다. 쉽게 생각하면 커패시터에 스위치 역할을 하는 Tr을 달아서 커패시터에 정보를 저장 or 사용하고 이때 커패시터에 전하가 쌓이면 1, 아니면 0이 된다. Read일때는 BL로 흘러온 전류를 Sense Amp가 받아서 분석한다. 

 이때 DRAM은 커패시터에 정보를 저장하는데 전자가 시간이 지남에 따라서 손실되므로 주기적으로 Refresh operation으로 1을 유지한다. DRAM이 휘발성 메모리인 이유가 있다. 

 

1. Write operation "0"

 

DRAM에 0을 입력할 때는 WL을 on하여 채널 게이트를 연 다음에 BL에 0V를 가하여 채널 커패시터를 방전시킨다.

 

결국 채널 안에는 전하가 사라지고 이 상태는 0이 된다.

 

 

 

 

 

 

 

2. Write operation "1"

 

DRAM에 1을 입력할 때는 0과 반대로 하면 된다. 

 

WL을 on하여 채널 게이트를 연 다음에 BL에 1V를 가하여 채널 커패시터에 전압을 인가하고 충전시킨다.

 

결국 채널 안에는 전하 차게되고 이 상태는 1이 된다.

 

 

 

 

 

3. Read operation 

 

DRAM의 정보를 읽을때는 조금 더 복잡하다. 

 

우선 BL에 1/2VDD를 걸어 precharge를 하고 WL를 열어 그 셀에 접근한다. 

 

만약 정보가 1이면 precharge 전압이 더 오르고 정보가 0이면 전압이 내려간다.

 

이 100mV 차이를 SA가 측정하여 결론을 내린다. 

 

 

WL은 스위치 역할만 하기에 READ 모드에서 무시하면 SA로 전달되는 전압을 계산해볼 수 있다. 이 계산에서는 BL 전선 자체의 전하 Qb와 커패시터의 전하 Qc를 생각해야 한다.  

 

그렇다면 걸리는 전체 전압은 그 회로의 전체 Qt를 고려하여 Q=CV로 구할 수 있는데 이를 Vb'로 계산해볼 수 있다. 

 

이 Vb'와 Vb(VDD 절반)를 빼서 항을 정리하면 이 dV는 Cc에 비례하게 된다. 즉 DRAM의 정확도를 높이려면 dV가 높아져야 하고 이는 즉 1T-1C의 커패시턴스를 늘리는 것에 연결된다. 

 

그럴려면 C =  ε A/d에서 ε를 늘리거나 A를 늘리거나 d를 감소시켜야 한다. 

 

ε -> 전도성이 없으며 상대 유전율 높은 소재 Hf, Zr (TiO2는 Eg가 작아 전도도가 높고 누설전류 높음)

d -> 소자의 크기를 줄인다 -> but 터널링에 의해 한계 존재

A -> 가능하지만 집적도를 해친다

 

 

2. DRAM Sense amplifier operation

DRAM도 Flash memory처럼 행렬로 구성된 격자에서 BL와 WL를 조정함으로서 원하는 주소의 DRAM을 선택한다. 이때 DRAM이 다른 메모리와 다른 독특한점은 BL 2개가 하나의 SA에 연결된다는 점이다. 

 

이러한 구조 덕분에 작은 공간 내에 반복해서 구조를 만들기 용이하고 센스 앰프의 차동 구조가 잡음(common-mode noise)을 잡아내는데 유리하여 신뢰성이 높다. 

 

 

이를 위해서는 Sense Amp의 작동 구조와 원리를 정확히 알아야 한다. 위의 구조는 DRAM의 한 줄을 가져온 것이다. 

 

Bitline 

각각의 셀은 두 개의 비트라인(BL+, BL–)에 연결됨

읽기 시, 이 두 라인 사이에 아주 작은 전압 차(ΔV)를 감지

 

Equalization Circuit (EQ)

읽기 전에 두 비트라인의 전압을 동일하게 (precharge) 

 

Sense Amplifier (SA)

중앙의 SAN (n-type) + SAP (p-type)의 2개의 CMOS로 신호를 통해 동작 제어됨

비트라인 쌍의 전위 차를 빠르게 극대화하여 한 쪽은 on 한쪽은 off

 

 

CSL (Column Select Line)

어떤 BL이 출력으로 연결될지 결정

 

 

1. Precharge step

 

Precharge는 DRAM에서 비트라인들을 미리 기준 전압으로 맞춰두는 초기화 과정이다. 이때 EQ가 작동하며 두 BL사이의 전압을 완전히 같게 보완한다. 

 

 

2. Access step

 

Precharge 스텝이 지난 이후 WL를 통해 원하는 커패시터에 접근을 하고나면 전하가 저장되었는지 아닌지에 따라서 1개의 BL은 전압이 약간 높아진다.

이때 이 전압을 Sense circuit이 감지하고 빨간 선을 따라 전압이 전달되며 아래의 두 트랜지스터를 켜게된다. PMOS는 normal open이고 NMOS는 normal close이므로 새로운 연결이 열린다. 

이때 SAN쪽에서는 전압 강하가 일어나 0V의 접지로 연결되고 SAP는 전압상승이 일어나 VCC로 연결된다. 이 회로는 Tr이 열린 길을 따라 각각 위의 BL과 아래의 BL에 연결된다. 결국 위의 BL=1, 아래 BL은 0이다. 

 

 

3. Restore step

 

Restore 단계에서는 센스 앰프가 비트라인을 VCC와 0V로 완전히 구동한 후, 여전히 열린 워드라인을 통해 해당 전압을 저장 커패시터에 다시 주입해 데이터(전하)를 복원한다.  동시에 증폭된 값을 출력 회로를 통해 외부로 전달하여 데이터를 1과 0의 정보로 얻게 된다. 

 

이 전체 과정을 요약하자면 다음과 같다.